Analogschalter

Analogschalter

Abb.1.1 Prinzipschaltung eines Analogschalters

Das Grundprinzip eines Analogschalters ist, ein Eingangssignal zwischen Ein- und Ausgang niederohmig zu verbinden oder sie hochohmig zu trennen. Beim eingeschalteten Zustand, soll die Ausgangsspannung möglichst gleich wie die Eingangsspannung sein.

Die bei einem Analogschalter zu berücksichtigen Parameter sind

Durchlaßdämpfung

Sperrdämpfung

Analog-Spannungsbereich

Schaltzeiten

Da sich ein Feldeffekttransistor bei kleinem U_DS wie ein ohm'scher Widerstand verhält, der mit U_GS um mehrere Zehnerpotenzen verändert werden kann, ist er sehr gut als Schalter geeignet.

Feldeffekttransistor als Widerstand:

Abb.1.1.1 Ausgangskennlinienfeld eines Feldeffekttransistors

Der ohm'sche Bereich ist jener Bereich, wo der Kanal des Fets nicht abschnürt. In diesem Bereich kann man den Fet als steuerbaren Widerstand verwenden. Bei kleinem U_DS befindet man sich im ohm'schen Bereich. Hier berechnet sich der Widerstand mit r_DS = dU_DS / dI_D (Steigung). Bei kleinem U_DS ist die Steigung dieselbe, wie die Steigung im Arbeitspunkt (dU_GS / dI_D). Deshalb geht man folgendermaßen vor:

Mit zunehmender Gatespannung wird r_ds größer , um schließlich bei U_GS U_P, wenn der Kanal abgeschnürt ist, unendlich groß zu werden.

Abb.2.1 Transmission Gate

Damit man den Schalter leitend macht, muß man das Gate-Potential des n-Kanal MosFet's auf V₊ und das Gate-Potential des p-Kanal MosFet's auf V_- legen. Bei mittlerer Signalspannung sind beide Fet's leitend. Bei größerer positiver Eingangsspannung verringert sich das Gate-Potential von T1, d.h. T1 wird hochohmiger. Das macht jedoch nichts, weil gleichzeitig das Gate-Potential von T2 negativer und damit wird T2 niederohmiger.

T Die Signalspannung darf jeden Wert zw. V+ und V- annehmen.

Abb.2.2 g_DS beider MosFet's in Abhängigkeit von der Signalspannung

Bei Standard-CMOS Schaltern darf die Signalspannung nicht außerhalb des Bereiches liegen, sonst kann es zum Latch-Up Effekt kommen(siehe Kapitel 4.).

Bei diesem Effekt beginnt nämlich eine Kanal-Substrat Diode zu leiten und überschwemmt das Substrat mit Ladungsträgern. Das kann parasitäre Bauelemente dazu Bewegen die Versorgungsspannung kurzzuschließen.

Wegen dieser Probleme sind viele integrierte CMOS-Schalter mit zusätzlichen Schutz-strukturen versehen die den Strom begrenzen.

Ein-Widerstandsverhalten von Fet-Schaltern:

Abb.3.1.1 Ein-Widerstand (r_Dson) in Abhängigkeit von der Eingangsspannung

In Abbildung 3.1.1 sieht man den Vergleich von vier Fet-Schaltern. Es wird der Ein-Widerstand (rDson) in Abhängigkeit von der Eingangsspannung gezeigt.

NMOS            n-Kanal-MosFet als Schalter

PMOS            p-Kanal-MosFet als Schalter

JFET               J-FET als Schalter

CMOS            CMOS-Schalter (Transmission Gate, PMOS//NMOS)

Fehler zwischen Aus- und Eingangsspannung:

Abb.3.2.1 r_DS in Abhängigkeit vom maximalen Fehler zwischen Ein- und Ausgangsspannung

Die Kurven in Abbildung 3.2.1 zeigen den maximalen rDSon den man verwenden kann um den vorgegebenen Fehler zwischen Aus- und Eingangsspannung(bei gegebenem Lastwiderstand) nicht zu überschreiten.

Bsp.:    Bei einem Lastwiderstand von 200kW und einem Fehler zwischen Aus- und Eingangsspannung von maximal 0,1%, darf r_DSon einen Wert von 200W annehmen.

Schaltkapazitäten

Abb 3.3.1 Schaltkapazitäts Ersatzschaltbild bei offenem Schalter

Abb 3.3.2 Schaltkapazitäts Ersatzschaltbild bei geschloßenem Schalter

Abb 3.3.3 Schaltkapazitäts Ersatzschaltbild mit berücksichtigter

Streukapazität bei offenem Schalter

Abb 3.3.4 Schaltkapazitäts Ersatzschaltbild mit berücksichtigter

Streukapazität bei geschloßenem Schalter

Die obigen Ersatzschaltbilder sollen zeigen, daß man bei verschiedenen Anwendungen mit eventuellen Fehlern rechnen muß.

Wie man in den Abbildungen sehen kann, lädt sich CL (CL=CD//CStreu) beim Einschaltzyklus über rDS auf.

Während des Ausschaltzyklus' lädt sich CL wieder über RL ab.

Bsp.:    Unser Schalter hat ein CD=CS=3pF. Mit diesem Schalter benötigen wir einen Fehler der maximal 0.1 % groß ist. Damit wir aber einen Fehler von maximal 0,1 % haben, muß RL=1000rDS sein (siehe Abb.3.2.1).

TDie Ausschaltzeit dauert 1000mal solange wie die Einschaltzeit.

Weiters soll die Umschaltzeit nicht größer als 5ms sein. Eine typische Streukapazität (z.B. CIN von einem OPV) ist 7pF groß.

Die Zeit die ein RC-Glied braucht um in den 0.1 % Bereich des Endwertes zu kommen dauert 6.9 Zeitkonstanten (6.9*RC).

In der untenstehenden Tabelle ist ersichtlich, daß RL nicht größer als 72kW gewählt werden darf, sonst wird die Ausschaltzeit zu groß.

Es bildet sich schon eine Streukapazität, beim Hinausführen der Anschlußdrähte aus dem IC-Gehäuse.

Weiters kann man sagen, daß die Kapazitäten proportional der aktiven Fläche im Chip sind. Folglich braucht man dann ein kleines r_DS um die Schaltzeiten klein zu halten. Doch das hat den Nachteil, daß man die aktive Fläche im Chip vergrößern muß und damit vergrößern sich auch die Kapazitäten.

Grundsätzlich gilt: Je kleiner die Schaltkapazitäten, desto schneller sind die Schaltzeiten und desto besser ist die Hochfrequenzstabilität.

Vergleich zwischen N-JFET, P-MOS und CMOS:

U_-       .negative Versorgungsspannung

U₊     .positive Versorgungsspannung

U_GS(th) und U_GS(OFF) sind negative Spannungen

Definition:

Das Phänomen Latch-Up tritt auf, wenn am Ein- oder Ausgangspin einer CMOS Schaltung, eine Spannung anliegt, die entweder größer als V₊ oder kleiner als V_- (GND) ist. Durch parasitäre Halbleiterelemente, passiert es das V₊ und V_- kurzgeschlossen werden. Wenn der Versorgungsstrom nicht begrenzt ist, zerstört der hohe Strom den Schalter.

Thyristor (Vierschichtelement):

Abb. 4.2.1 Thyristortetrode

Durch die Hintereinanderschaltung von vier Halbleiterschichten mit jeweils abwechselnden Leitfähigkeitstyp entsteht eine Vierschichtdiode mit insgesamt drei pn-Übergängen.

Wenn jetzt die Anode positiver als die Katode ist, sperrt der mittlere pn-Übergang. Ist es umgekehrt, so sperren die beiden äußeren pn-Übergänge. Bei Überschreitung einer gewissen Grenzspannung kommt es jedoch zum Durchbruch der Sperrschichten.

Am einfachsten ist es, sich den Thyristor als Kombination eines npn- und pnp- Transistor vorzustellen. Liegt ein niedriges UAK an, so ist es egal welche Polarität die Spannung hat, der Thyristor bleibt immer gesperrt. Wenn man jetzt eine bestimmte Grenzspannung in positiver Richtung überschritten wird, nimmt der Kollektor-Sperrstrom von T1 stark zu, sodaß T2 angesteuert wird. Ist das Produkt der beiden Stromverstärkungen b b2 > 1, so kommt es zu einer Mitkopplung die zu einem Durchschalten der beiden Transistoren führt. Dies nennt man auch "Zünden" des Thyristors.

Die Spannung bricht dann bis auf etwa 1 V zusammen, sodaß der Strom stets durch einen Vorwiderstand begrenzt werden muß.

Wenn die beiden Basen von T1 und T2 jetzt einen Anschluß bekommen (Gate), kann man den Thyristor steuern. Es genügt wenn man bei positivem UAK einen kurzzeitigen "Zündstrom" IGA oder IGK einprägt, um den Thyristor leitend zu machen.

Detailiertere Information siehe

Erwin Böhmer: "Elemente der angewandten Elektronik"

9. Aufl. S.234/235

Parasitäre Transistoren im CMOS Switch

Abb. 4.3.1 CMOS Halbleiter ESB

Abb. 4.3.2 Schaltung zum zugehörigen CMOS-ESB des parasitären Thyristors

Der Latch-Up Effekt kann sich nur ereignen, wenn die Eingangsspannung größer als V_DD oder kleiner als V_SS ist. Das parasitäre CMOS-Halbleiter Ersatzschaltbild sieht man in Abb.4.2.1, die dazugehörige Schaltung in Abb. 4.2.2.

Durch den npn- und den pnp- Transistor im CMOS - Halbleiter ESB ensteht ein pnpn - Übergang. Wie im Kap.4.2 besprochen nennt man dies einen Thyristor.

Ist die Eingangsspannung des Schalters jetzt um eine Diodenspannung größer als V_DD oder um eine Diodenspannung kleiner als V_SS, dann schaltet einer der beiden Transistoren durch. Von der Versorgung über R_BX beginnt dann Strom zu fließen

T der Thyristor wird gezündet (Gate-Strom, siehe auch Kap.4.2).

Ist der Thyristor gezündet, wird der Strom zwischen V_DD und V_SS nur noch durch die Kollektorwiderstände der zwei Transistoren, die sehr klein sein können, begrenzt.

Diodenschutzschaltung (Latch-Up Schutz)

Abb. 4.4.1 Diodenschutzschaltung (Latch-Up Schutz)

Um Latch-Up zu vermeiden, wird normalerweise die Diodenschutzchaltung verwendet. Im Falle einer zu großen, oder zu negativen Eingangsspannung,haben die Dioden die Aufgabe, den Gatestrom des Thyristors "abzublocken". Im Normalfall haben die beiden Transistoren (ESB) eine sehr kleine Stromverstärkung (üblicherweise <10), sodaß man einen verhältnismäßig großen Strom braucht um den Thyristor zu zünden.

Die Dioden beschränken den Gate-Sperrstrom so, daß der Thyristor nicht gezündet werden kann. Der Nachteil dieser Schutzschaltung ist, daß sich der Eingangsspannungsbereich um 2xU_BE (Flußspannung der Diode) verringert.

Eingangsstromschutzschaltung für CMOS-Schalter

Abb. 5.2.1 Eingangsstromschutzschaltung

Analogschalter müssen auch noch gegen hohe Ströme geschütz werden. Dies macht man durch Einbauen eines Serienwiderstandes( s. Abb. 5.2.1). Der Widerstand (R_LIMIT W) beschränkt den Strom in einem sicheren Bereich, normalerweise <25mA. Diese Methode kann man abernatürlich nur bei einem hochohmigen Lastwiderstand (R_L >> 400W) verwenden, weil sonst ein Großteil der Spannung an R_LIMIT abfällt.

Siliconix: Low Power Discretes Data Book

Texas Instr.: TL 7726 Application Report

HCMOS:                    Electronic Components and Applications Vol.7, No. 3

Tietze /. Schenk:                     Halbleiterschaltungstechnik

E. Böhmer:                 Elemente der angewandten Elektronik

Intersil: Application Handbook

Analog Devices                      System Application Guide